デジタル検証

第三者検証 デジタル検証

コアコンピタンス

■検証ノウハウ
汎用IPの検証手法
大規模SoCの検証手法
検証IPのライブラリ化
検証業務のプロジェクトマネージメント

■検証漏れ無しの高品質検証手法
DRV (Directive Random Verification)
ABV (Assertion Based Verification)
CDV (Coverage Driven Verification)

■検証言語の使用実績
PSL
SystemVerilog
TestBuilder
SCV(SystemC)
e言語

画像:コアコンピタンス
コアコンピタンス

LSI論理設計データ

第三者検証(デジタル)は、以下のステップにより行います。

@ LSIまたはIPの外部仕様書を元に検証項目をリストアップします。
A リストアップされた検証項目を元に検証環境の構築およびアサーションの作成を行います。
B 検証を実施する際は、機能カバレッジを抽出し、自動生成されたテストパタンの偏りや検証漏れを未然に防ぎます。
C 検証実施の際に発見された障害は、バグレポートにまとめ、お客様に報告します。
D お客様は、バグレポートの内容を確認し、仕様書の修正やRTLの修正を行います。
E 修正された仕様書・RTLを元に再検証を行い、全ての検証項目を実施し、エラーが出力されなくなるまで、検証を繰り返し行います。
SOC検証

大規模SoC検証を短期間で効率的に実施するには、SoCを機能ごとに分割し、最小限の回路構成でテストパタンの網羅性を向上させる必要があります。匠ソリューションズでは、検証の効率化と検証漏れを防ぐため、SoCをIPとシステムバスに分割し、IP検証、BUS検証、接続検証をそれぞれ実施します。

■IP検証
IP単体の機能検証を実施します

■BUS検証
システムバス中心の機能検証を実施します

■接続検証
IPとBUSの接続検証を実施します

画像:各検証レベルの範囲

テストパタンはテストベンチより自動生成しますので、人手では想定できなかった組み合わせを発生させることが可能です。カバレッジ・ドリブン検証を用いていますので、どのようなテストパタンを生成したか計測することができます。また、アサーション・ベース検証によって、内部信号の動作状態を動的に監視し、チェックすることが可能です。更にアサーションは、フォーマル検証に用いることができますので、動的検証は網羅性の確保が難しい場合でも、検証の網羅性を確保することができます。

IP検証

IP検証環境の基本構成

IP検証は、網羅性を向上させるために最小限の回路構成で機能検証を実施します。

■対向Model
(DRV Model)Random Patternを生成し期待値管理を行う

■ABV
Protocolのチェック、機能Coverageのカウントを行う

BUS検証環境 接続検証環境

BUS検証環境の基本構成

BUS検証は、網羅性を向上させるためにIPは擬似モデルで機能検証を実施。
BUS検証環境は、擬似モデルをRTLに差し替えることで接続検証に再利用可能です。

■擬似Model
Random Patternを生成し期待値照合を行う

■Monitor
ProtocolのCheck、機能Coverageのカウントを行う

マイコン周辺回路検証実績

■ARM製 : ARM7シリーズ、ARM9シリーズ、Cortex-Aシリーズ、Cortex-Rシリーズ
■富士通製 : FRシリーズ
■ルネサス製 : SH4シリーズ、M32Cシリーズ、M16Cシリーズ、V850シリーズ、RH850シリーズ、RL78シリーズ
■東芝製 : TX19Aシリーズ、900/H1シリーズ、900/L1シリーズ

IP検証実績

【メモリコントローラ検証実績】
■SD Card controller
■FLASH controller
■SDRAM (SDR/DDR1/DDR2/DDR3) controller
■SRAM controller
■Memory Stick controller

【画像系検証実績】
■JPEG
■MPEG
■H.264/H.265

【BUS系検証実績】
■AMBA(AXI/AHB/APB)
■Super Hyway Bus

【マイコン周辺回路系検証実績】
■DMAC
■TIMER/WDT/RTC
■ADC controller

【通信系検証実績】
■USB1.1/2.0 Device/Host
■Gigabit Ethernet
■IEEE 1394/1394a
■PCI/PCI-Express
■PCMCIA
■I2C
■SPI
■I2S/SPDIF
■UTOPIA
■CAN
■LIN
■SIO/UART/RS232C
■JTAG


第三者検証サービスの入出力情報
お客様からいただく情報

【外部仕様書】
■端子情報(端子名、機能、方向、初期値)
■タイミング情報(各端子のタイミングチャート)
■リセットシーケンス
■メモリマップ
■レジスタマップ(アドレス、ビット情報)
■その他、検証ターゲットに応じて

【HDL(Verilog-HDL、VHDL)】
■Source Code
■Test Bench(所有されていれば)
■メモリ、レジスタのインスタンス名
■ファイル構成
■Module情報(階層構造)

匠ソリューションズから提供させていただく情報

【機能仕様書】
■検証仕様書
■検証環境
■検証項目
■ランダム適用範囲
■検証制限事項
■ABV検証項目

【テストベンチ機能仕様書】
■詳細な検証環境
■クラス情報(フローチャート、関連図、使用方法)
■検証実行方法

【検証報告書】
■シミュレーション情報
  (実行時間、テスト数、環境)
■検証項目表
■障害連絡表/障害収束表/質問表

【テストベンチ一式】
■Test Bench / テストシナリオ
■ABV


採用情報
電話問合せ:022-342-1888
資料請求・お問い合わせ
パートナー
cadence synopsys
参加団体
みやぎ組込み産業協議会マシンビジョン研究会
   
   
匠ソリューションズ株式会社 〒980-6019 仙台市青葉区中央4-6-1 住友生命仙台中央ビル 19階 TEL 022-342-1888